Overall ASIC design Flow (2)
What is ASIC?
Application Specific Integrated Circuit(ASIC)은 특정한 사용을 위해 맞춤화된(customized) 집적회로이다.
ASIC의 제작과정은 크게 다음과 같다.
1. 디자인(Design)
2. 구현(Implementation)
3. 제작(Fabrication)
4. 패키지/테스트(Pakage/Test)
5. 양산(Mass-Production)
2. 구현(Implementation)
구현 과정에서 다음과 같은 세부적인 과정으로 나뉘어질 수 있다.
2-1. Synthesis (합성)
2-2. Place&Route (P&R)
2-3. Physical Verification System (PVS)
2-1. Synthesis (합성)
synthesis 과정에서 HDL로 기술된 RTL 코드를 Gate Level Netlist로 바꾸어 주게 된다.
RTL은 인간이 이해하기 쉽도록 추상화된 모델로써, 이 RTL만으로 하드웨어를 만드는 것은 거의 불가능하다. 그러므로 우리는 하드웨어를 만들기 쉽도록 이 RTL 코드를 일종의 회로도인 Gate로 표현해야한다. 이를 Gate Level Netlist라고 한다. 아래는 RTL 코드와 Gate Level Netlist의 예시이다. 아래와 같이 RTL 코드를 EDA tool의 도움을 받아 Gate Level Netlist로 변환하게 된다.
이때 합성을 위해 RTL code 외에도 Synopsys Design Constraint(SDC) 파일이 필요하다. SDC란 일종의 설계하고 싶은 목표를 정의하는 것이며, 이 SDC 파일 안에는 Design Rule Constraints, Optimization Constraints, Timing info와 같은 다양한 설계 조건들을 넣어줄 수 있다.
http://www.vlsi-expert.com/2011/02/synopsys-design-constraints-sdc-basics.html에 더 자세한 내용들이 정리되어 있다.
2-2. Place&Route(P&R)
place&route 과정에서 synthesis 과정을 통해 추출된 Gate Level Netlist를 통해 layout을 그려주게 된다.
추출된 Gate Level Netlist는 Synopsys - IC Compiler 2(ICC2), Cadence - Innovus 와 같은 EDA tool의 도움을 받아 Place & Route를 진행하게 된다.
2-3. Physical Verification System(PVS)
physical verification system 과정에서는 말 그대로 공정을 위한 물리적인 검증을 진행하게 된다. 물리적인 검증을 위해서는 Layout Versus Schematic(LVS) 와 Design Rule Check(DRC)를 통과하여야 한다.
Layout Versus Schematic(LVS)란 layout과 schematic이 논리적으로 동등한지를 체크하는 과정이다. 즉 'layout과 schematic이 같은 동작을 하겠는가?' 를 검증하는 과정이라고 볼 수 있다.
Design Rule Check(DRC)란 layout이 공정상의 요구조건을 만족하였는지를 체크하는 과정이다. 가령 metal wire가 너무 짧거나 metal 과 metal 사이의 거리가 좁으면 공정을 진행하던 도중 metal이 끊어지거나, 달라 붙게되는 경우가 있을 수 있다. 따라서 이런 경우들을 사전에 방지하기 위해 DRC를 진행하여 공정상의 요구조건을 만족해주게 된다.
